职责描述：

1. 负责芯片顶层或IP集成验证

2. 与设计人员共同制定验证规格和测试计划，并搭建基于UVM的验证平台

3. 执行验证计划，编写测试用例，开展递归测试，完成问题的调试和修复

4. 负责覆盖率收敛，并设计和编写测试用例完成signoff前的cross-check

5. 开展门级功能和时序仿真

6. 为芯片的bringup提供支持

任职要求：

1.  电子工程相关专业本科3年以上或硕士

2.  2年以上ASIC验证经验

3.  熟悉 UVM 验证方法学，IES/VCS 等验证工具及流程

4.  良好的 Verilog 和 SystemVerilog 开发能力

5.  有开发验证模块和 UVM testbench 的实际经验

6.  出色的分析和解决问题的能力

7.  熟悉脚本语言如 Python、Perl、Shell、Makefile

8.  有编写SystemVerilog Assertion 经验更佳

9.  需要具备良好的沟通能力以及较强的工作主动性